인텔 1.4나노 승부수, 전후면 전력공급 아키텍처 검토
인텔이 1.4나노급 14A 공정에서 TSMC·삼성 추격을 위해 전면·후면 전력을 모두 쓰는 듀얼 사이드 아키텍처를 검토한다. 노광 한계 돌파가 관건이다.
인텔은 왜 1.4나노에서 전후면 전력공급을 함께 검토하나?
종합반도체 기업 인텔이 1.4나노급 초미세 공정 14A에서 TSMC와 삼성을 추격하기 위해 전면과 후면 전력을 모두 활용하는 아키텍처를 내부적으로 검토하고 있다. 원래는 후면 전력 공급(BSPDN) 전용 기술인 파워다이렉트(PowerDirect)를 적용할 방침이었으나, 후속 공정 14A2에서는 전면·후면을 함께 쓰는 듀얼 사이드(Dual side) 구조 도입을 저울질하는 것으로 알려졌다. 이는 노광 공정의 물리적 한계를 정면으로 우회하려는 승부수로 풀이된다.
목차
파워다이렉트에서 듀얼 사이드로, 무엇이 달라지나?
파워다이렉트는 인텔이 18A에 처음 적용한 후면 전력 공급 기술 파워비아(PowerVia)의 2세대 버전이다. 파워비아가 나노 크기의 실리콘 관통 전극(nano-TSV)을 통해 전력을 전달하는 것과 달리, 파워다이렉트는 트랜지스터 접점에 전력을 직접 연결해 저항과 면적 손실을 줄인다. 인텔은 여기서 한발 더 나아가 14A2 공정에서는 전면 배선과 후면 배선을 동시에 쓰는 듀얼 사이드 구조를 검토 중이다. 신호와 전력을 칩 양면에 분산 배치해 배선 혼잡을 완화하려는 접근이다. 후면에 전력망을 몰아넣으면 전면에는 신호 배선만 남아 설계 자유도가 높아지고, 트랜지스터에 전달되는 전압 강하도 줄어 전력 효율이 함께 개선되는 효과가 있다.
Intel is weighing a dual-side architecture for 14A2 that routes both signal and power on both sides of the die, evolving beyond the PowerDirect backside-only approach used in early 14A.
구조 변경을 부른 노광 공정의 한계는?
이번 아키텍처 검토는 인텔이 목표로 하는 최하위 금속 배선(M0) 피치가 21나노 수준까지 좁혀지면서 발생한 노광 한계와 직접 맞물려 있다. 배선 간격이 지나치게 촘촘해지면 노광 과정에서 결함이 생기기 쉬운데, 이를 해결하기 위해 노광을 두 번 수행하는 더블 패터닝(Double Patterning)이 필요해진다. 인텔은 대당 수천억 원에 달하는 하이 NA(High-NA) EUV 장비를 14A에 투입하지만, 실제로는 소수 레이어에만 적용하고 나머지는 기존 방식으로 처리하는 이원화 전략을 택하고 있다. 전력 배선을 후면으로 빼면 전면의 신호 배선 밀도 부담을 덜 수 있어, 듀얼 사이드는 이 노광 한계를 구조적으로 우회하는 카드가 된다.
The dual-side rethink stems from M0 metal pitch tightening toward 21nm, which triggers double-patterning defects; splitting power to the backside eases front-side routing congestion.
숫자로 본 14A 공정의 목표치는?
인텔은 14A가 이전 세대 18A 대비 와트당 성능을 15~20% 끌어올리고, 같은 성능에서는 전력을 25~35% 낮출 수 있다고 밝혔다. 칩 집적도는 약 30% 향상된다. 14A 기본 공정의 M0 피치 목표는 28나노 수준이며, 하프노드 개선을 통해 14A2에서는 21나노까지 좁힐 것으로 분석된다. 인텔은 세계 최초로 상용 하이 NA EUV 장비인 ASML 트윈스캔 EXE:5200B를 도입했고, 하이 NA 단일 노광이 기존 로우 NA 3회 노광과 40여 단계 공정을 대체할 수 있다는 점을 강조한다. 리스크 양산은 2027년, 본격 양산은 2028년으로 예정돼 있다.
Intel targets 15-20% better performance-per-watt and roughly 30% higher density on 14A versus 18A, with risk production slated for 2027 and high-volume ramp in 2028.
파운드리 경쟁 구도는 어디로 향하나?
14A는 인텔이 TSMC의 A14, 삼성의 차세대 공정과 정면으로 맞붙는 무대다. 업계에서는 인텔이 2027년, TSMC가 2028년 양산에 들어갈 것으로 보며, 삼성은 2나노 수율 안정화에 집중하면서 1.4나노 양산을 2029년으로 미룬 상태다. 인텔은 14A를 3D 패키징 기술 포베로스(Foveros)와 묶은 'AI 시스템 파운드리' 모델로 밀고 있으며, 애플·엔비디아·AMD·구글이 시험 칩 제작을 검토 중인 것으로 전해진다. 고객사 확보의 분수령이 될 PDK 1.0은 올가을 공개가 예상돼, 하반기가 인텔 파운드리 반등의 시험대가 될 전망이다.
14A pits Intel against TSMC's A14 and Samsung's roadmap, with major clients like Apple, Nvidia, AMD and Google evaluating test chips ahead of the pivotal PDK 1.0 release this fall.
인텔의 듀얼 사이드 검토는 기술 자신감일까, 조급함일까?
이번 소식에서 눈여겨볼 대목은 인텔이 아직 확정하지 않은 아키텍처를 두고 여러 갈래의 선택지를 열어두고 있다는 점이다. 14A 기본 공정에는 후면 전력 전용 파워다이렉트를 넣기로 하면서도, 후속 14A2에서는 전면·후면을 함께 쓰는 듀얼 사이드로 방향을 틀 가능성을 남겨뒀다. 이는 한편으로 인텔이 여러 카드를 동시에 손에 쥘 만큼 공정 기술 역량을 회복했다는 신호로 읽힌다. 파워비아에서 파워다이렉트로 이어지는 후면 전력 계보를 이미 양산 단계까지 끌고 온 회사만이 그 다음 단계를 저울질할 수 있기 때문이다.
그러나 다른 각도에서 보면, 이 유연함은 그만큼 물러설 곳이 없다는 조급함의 반영이기도 하다. M0 피치를 21나노까지 밀어붙이는 순간 노광 결함이 급증하고, 이를 잡으려면 더블 패터닝으로 공정 단계와 비용이 함께 불어난다. 대당 수천억 원짜리 하이 NA EUV 장비를 도입하고도 소수 레이어에만 제한적으로 쓰는 이원화 전략은, 최신 장비를 전면 적용하기엔 아직 수율과 원가 부담이 크다는 현실을 드러낸다. 듀얼 사이드는 결국 이 물리적 한계를 정면 돌파하는 대신 구조를 바꿔 우회하려는 고육지책에 가깝다.
핵심은 타이밍이다. 인텔이 2027년 리스크 양산, 2028년 본격 양산이라는 일정을 지켜낸다면 TSMC와의 격차를 실질적으로 좁힐 수 있다. 반대로 아키텍처를 확정하지 못한 채 검토가 길어지면, 고객사들이 기다려주지 않을 위험도 크다. 애플·엔비디아·AMD·구글이 시험 칩을 저울질하는 이 시점에서, PDK 1.0의 완성도와 첫 시험 칩의 수율이야말로 인텔의 기술 서사가 실제 수주로 이어질지를 가르는 분수령이 될 것이다.
Intel's willingness to keep both PowerDirect and a dual-side option open reads as restored process confidence, yet the limited High-NA rollout and unsettled architecture also betray urgency—making 14A's 2027-2028 timeline and PDK 1.0 yield the real test of whether the roadmap converts into customer wins.